종합반도체 기업 인텔이 1.4나노급 초미세 공정에서 경쟁사들을 추격하기 위해 내부적으로 전면·후면 전력을 모두 활용하는 아키텍처를 고려 중인 것으로 나타났다.
업계에 따르면 인텔은 1.4나노급 기본 공정인 14A에서 후면 전력 공급(BSPDN) 전용 기술인 '파워다이렉트(PowerDirect)'를 적용할 방침이었으나, 후속 공정인 14A2에서는 전면과 후면을 모두 활용하는 '듀얼 사이드(Dual side)' 아키텍처 도입을 검토 중인 것으로 알려졌다.
이러한 구조 변경은 인텔이 추구하는 최하위 금속 배선(M0) 피치가 21나노 수준까지 좁혀지면서 발생한 노광 공정상의 한계(오토캐스틱 결함)와 직접적으로 맞물려 있다.
인텔은 TSMC N2/A14나 삼성의 SF2Z 공정을 따라잡기 위해 기존 18A에서 1.3배 칩 밀도를 향상시키려는 계획을 공식 발표한 바 있다. 14A 공정의 목표 M0 피치는 28나노 수준인데, 하프노드(Half-node) 스타일 개선으로 14A2 공정에서는 M0 피치를 21나노까지 밀어붙일 것으로 분석된다.
이 경우 노광을 두 번 수행(Double Patterning)하더라도 전체 밀집도 이득이 높아 대당 수천억대에 달하는 High-NA EUV 장비의 채산성이 높아진다.
문제는 회로선이 21나노 이하로 극도로 미세해지면 배선 저항이 기하급수적으로 증가한다는 점이다. 당초 후면 전력 공급을 위해 형성했던 나노 실리콘 관통 비아(nTSV) 인프라만으로는 트랜지스터가 요구하는 전류 밀도를 감당하지 못해, 전압이 급격히 강하하는 'IR 드롭' 현상이 발생하게 된다.
이에 따라 인텔은 후면 전력 공급 네트워크를 메인으로 유지하되, 미세화와 노광 한계로 부족해진 전력 마진을 확보하기 위해 전면(앞면) 금속 배선의 일부를 보조 전력 및 클록(Clock) 신호용으로 다시 할당하는 복합 구조를 채택한 것으로 분석된다. 배선 복잡도 증가라는 단점에도 21나노 공정 스펙을 짜내기 위해 아키텍처를 후퇴 변형한 '타협의 산물'이라는 해석이다.
인텔에 주어진 시간은 부족하다. 로드맵에 따르면 14A 공정은 2028년 위험 생산(Risk production)을 거쳐 2029년 대량 양산(Volume)에 진입할 예정이다. 이에 따라 인텔은 오는 10월 외부 고객사를 대상으로 14A 공정의 0.9 버전 공정설계키트(PDK)를 배포하고, 이후 향후 18개월 이내에 대형 팹리스의 확정 수주를 확보해야 하는 과제를 안게 됐다.
반면 경쟁사인 TSMC는 이미 2025~2026년에 걸쳐 2나노(N2) 공정에서 안정적인 수율을 확보, 최대 고객사인 애플의 제품 출시 일정에 맞춰 시장 진입을 완료했다. 더욱이 인텔이 14A 위험 생산을 개시할 2028년 시점에 TSMC는 이미 시장에 진짜 1.4나노(A14) 완제품을 출하할 계획이다.
삼성전자 역시 후면 전력 공급 기술을 적용한 2나노 개량 공정인 'SF2Z'를 2027년에 상용화할 예정이다. 삼성전자의 가장 큰 무기는 이미 3나노부터 도입해 손에 익은 GAA(Gate-All-Around) 트랜지스터 숙련도다.
업계 관계자는 “인텔이 20A/18A에서 GAA와 BSPDN을 동시에 첫 도입하느라 수율 확보에 어려움을 겪는 반면, 삼성은 이미 검증된 2나노 GAA 구조 위에 후면 전력 배선(BSPDN)만 얹는 형태라 기술적 리스크가 훨씬 낮다”고 설명했다.